//利用模块化设计1位全加器。
//FPGA制作者
//时间:2022年6月9日

module full_add(ain,bin,cin,sum,cout);
    input ain,bin,cin;
	 output sum,cout;
	 wire d,e,f;
	 half_add u1(ain,bin,e,d);//调用半加器 ，注意参数位置要与
	 half_add u2(e,cin,sum,f);//调用半加器
	 or u3(cout,d,f);
 endmodule
/* 
 module half_add(a,b,so,co);
   input a,b;
	output  so,co;
	assign so=a^b;
	assign co=a&b;
	endmodule

*/	